Учебная работа по дисциплине Психология

Реферат Магистраль ISA



Текст реферата Магистраль ISA

Магистраль ISA
Задание 1. По выбранной элементной базе и адресам 8-разрядных
регистров ввода и вывода и 2-разрядн
ого регистра вводавывода
представить принципиальную схему подключения портов к системной шине
ISA .
Магистраль ISA была разработана специально для персональных
компьют6еров типа IBM PC AT и является фактическим стандартом для всех
изготовителей этих компьютеров.
Магистраль ISA относится к демультиплексированным (то есть имеющим
раздельные шины адреса и данных) 16-разрядными системными магистралями
среднего быстродействия. Обмен осуществляется 8или 16-разрядными
данными. Максимальный объем адресуемой памяти составляет 16Мбайт (24
адресные линии). Максимальной адресное пространство для устройств
вводавывода – 64Кбайта (16 адресных линий), хотя практически все
выпускаемые платы расширения используют только 10 адресных линий
(1Кбайт). Магистраль поддерживает регенерацию динамической памяти,
радиальные прерывания и прямой доступ к памяти.
Структурная схема подключения устройств показана на рисунке 1.1.
(стр.2).
Основными сигналами управления в схеме являются: IOR, IOW, AEN, IRQ N
.
IOR строб чтения данных из устройств вводавывода.
IOW – строб записи данных в устройства вводавывода.
AEN (разрешение адреса) – используется в ПДП для сообщения всем
платам расширения, что производится цикл ПДП.
IRQ N – сигналы запроса радиальных прерываний.
В магистрали ISA для каждого подключаемого устройства забронированы
конкретные адреса, наше устройство не является стандартным, поэтому
для его адресации используем резервные адреса: 360 h – регистр
ввода, 361 h – регистр вывода , 362h – регистр
вводавывода.
Для адресации конкретного устройства используем дешифратор адреса
(ДшА). К нему подведены старшие биты адреса ( SA2-SA9) . И управляющий
сигнал AEN . Младшие биты адреса ( SA0-SA1) включены в дешифратор
управляющих сигналов (ДшУС). Для дешифрации управляющих сигналов
используются сигналы IOR и IOW .
На выходе ДшУС образуются сигналы чтение регистра ввода (ЧтРВв),
запись в регистр вывода (ЗпРВыв), чтение регистра вводавывода (ЧтРВ/В)
и запись в регистр вводавывода (ЗпРВ/В). В таблице 1.1. показан
принцип образования сигналов управления.
Таблица 1.1.
Управляющие сигналы/ Сигналы ISA ЧтРВв ЗпРв ЧтРВ/В ЗпРВ/В
SA0 0 1 0 0 SA1 0 0 1 1 IOR 0 1 0 1 IOW 1 0 1 0
В приемопередатчик (ПП) поступают восьмиразрядные данные (SD0-SD7) и
сигнал разрешения чтения (IOR).
В регистры ввода (РгВв) и вывода (РгВыв) восьмиразрядные, управляются
сигналами ЧтРВв и ЗпРВыв соответственно. Регистр ввода/вывода (РВ/В)
двухразрядный, управляется сигналами ЗпРВ/В и ЧтРВ/В.
Кроме того, регистры ввода и ввода/вывода управляются сигналом запись
в регистр ввода из периферийного устройства.
Принципиальная схема устройства показана на рисунке 1.2.(стр.4 ).
Дешифратор адреса реализован микросхемами К1533ЛН1, К1533ЛА2 и
К555ЛЛ1. В дешифраторе используется простая логика, поэтому описывать
Страницы: 0 1 2 3 4 5 6